Схемная реализация управляющей памяти

В качестве управляющей памяти обычно используют постоянные запоминающие устройства. В управляющей памяти должно хранится шесть 9-разрядных микрокоманд микропрограммы (см. табл. 4.14). Покажем для алгоритма 2, как в качестве устройства хранения (а по сути дела, для формирования) микрокоманд микропрограммы можно использовать комбинационную схему с тремя входами и девятью выходами, работа которой описывается табл. 4.14.

Иллюстрация принципа размещения микрокоманд в ячейках памяти

Рис. 4.31. Иллюстрация принципа размещения микрокоманд в ячейках памяти

Воспользовавшись картами Карно (рис. 4.32), запишем структурные формулы для комбинационной схемы

Схема, построенная по этим структурным формулам, приведена на рис. 4.33. Она имеет три адресных входа ad0,

Карты Карно для комбинационной схемы

Рис. 4.32. Карты Карно для комбинационной схемы "памяти"

Память для

Рис. 4.33. Память для "хранения" микропрограммы

adv ad2, на которые поступает модифицированный адрес из БМУ. C выхода комбинационной схемы снимаются 3-разрядный адрес (AD0, ADv AD2), указанный в поле адреса микропрограммы, сигналы проверки логических условий (П, UX2, ПХ,) и микрокоманд (У,, Y2, Y3).

Схемная реализация БМУ

Этот блок служит для модификации 3-разрядного адреса, заданного в поле адреса микрокоманды. В состав БМУ (рис. 4.34) входят счетчик, выполненный на трех Г-триггерах и шести элементах И, а также логический элемент ЗИ-ИЛИ.

Каждый T-триггер имеет асинхронные входы S и R, предназначенные для предварительной его установки в требуемое состояние. При S = I, R = 0 в триггер записывается 1, при S = 0, R = 1 – 0, комбинация 5 = О, R = 0 соответствует режиму хранения. Запись адреса AD2AD1AD0 в счетчик осуществляется при тактовых импульсах ТИ = 1 (тактовый импульс), когда открыты все логические элементы И. Например, если AD0 = 1, то на асинхронные входы триггера T0 поступают сигналы 5 = 1, Л = 0 и на его выходе формируется сигнал ad0 = 1.

Блок микропрограммного управления

Рис. 4.34. Блок микропрограммного управления

Логический элемент ЗИ-ИЛИ формирует выходной сигнал по следующему правилу:

(4.18)

Если из памяти считывается микрокоманда IIX1 или IIX2 проверки логического условия и значение X1 или X2, поступающее из АП (см. рис. 4.17), равно единице, то адресный код на выходе БМУ увеличивается на единицу:

(4.19)

Действительно, если производится проверка условия X1, т.е. ∏ = I, ∏Xj = I, IIX2 = 0, и из OA поступил сигнал X1 = 1, то ТИ проходит на выход элемента ЗИ-ИЛИ согласно соотношению (4.18) и поступает на тактовый вход триггера T0 (т.е. T = ТИ), увеличивая на единицу содержимое счетчика. Аналогичный эффект достигается и при проверке условия X2, т.е. ∏ = I, IlX1 = О, ПХ2 = 1, когда поступает сигнал X2=I.

В остальных случаях ТИ через элемент ЗИ-ИЛИ не проходит и занесенный в счетчик адрес сохраняется, т.е. acLad.acL = AD2ADiAD0.

Отметим, что схема БМУ не зависит от используемого алгоритма, т.е. одинакова для алгоритмов 1 и 2.

 
< Пред   СОДЕРЖАНИЕ     След >